預見商用量子計算機的降臨，美國國家標準與技術研究院（National Institute of Standards and Technology；NIST）已於2024年7月確定公鑰加密／金鑰封裝機制（public key encryption/Key Encapsulation Mechanism；KEM）以及數位簽名（digital signatures）的標準。 KEM使用CRYTALS-Kyber（Cryptographic Suite for Algebraic Lattice-Kyber）演算法，為FIPS（Federal Information Processing Standard） 203；數位簽名使用CRYSTALS-Dilithium演算法，為FIPS 204。另有FALCON（FIPS 205）、SPHINCS（FIPS206）等其他類型的數位簽名的標準及演算法。 CRYSTALS是利用代數晶格（algebraic lattice）中的數學難題如尋找最小向量等來設立破解難度，而代數晶格（又稱秩序理論；order theory）是抽象代數（abstract algebra）的一個分支。 KEM的功用是後量子版的RSA，有Kyber-512、Kyber-768及Kyber-1024等3種強度等級。Dilithium後量子版的數位簽名，也有Dilithium-II、Dilithium-III及Dilithium-IV等3個強度等級。 中國也由商業密碼研究所（Institute of Commercial Cryptography Standards；ICCS）在2025年2月開始啟動下世代商用加密演算法（Next Generation Commercial Cryptography algorithm；NGCC）計畫，並向世界徵求對後量子加密標準的意見。 中國選用的演算法也是基於晶格（lattice-based）的演算法，分別是用於加密的Aigis-enc及用於數位簽名的Aigi-sig。 由於未來可能存有兩套後量子加密標準，兩種會並行存在並建立中介機制、或者終將合流變為單一標準，此一問題對於從事後量子相關產品服務業者至關重要，值得密切注意。 目前已進入後量子加密（PQC）領域的半導體廠商包括英飛淩（Infineon）、恩智浦（NXP）、Thales及Microchip。產品應用包括雲端、PC、IoT、汽車、嵌入式系統、ID、工業用等。 特別值得一提的是中國電信量子群（China Telecom Quantum Group）將於2025年11月釋出中國第一個高效能晶片，置於他們整合量子金鑰分發（QKD）+PQC系統之上。由於此晶片已經包括混合的傳統及量子通訊網路的應用，對於兩個標準之間的競合會產生一定的影響。 PQC產品什麼時候會大量上市？答案取決於量子電腦的進展速度，量子電腦進展到某一種度，才可能對現存加密體制構成威脅。 量子電腦的運算能力的主要因數之一是邏輯量子元（logic qubit），就是可以實際用於計算的量子位元數，這個與量子電腦實際上建構的物理量子位元（physical qubits）數目有很大的差別。量子位元的維持、運算、量測都可能發生錯誤，需要使用一群量子位元來執行量子糾錯碼（Quantum Error Correcting Code；QECC）的功能，確保邏輯量子位元計算的正確性。依現在錯誤發生率的技術水準，1個邏輯量子位元可能需要近千個物理量子位元來保護。所以量子電腦所需的物理量子位元數量龐大，但可以使用的邏輯位元數量較小。但是在邏輯量子位元數目上百之後，在有些應用就有能力超過傳統計算，取得量子優勢（quantum supremacy）。 對於現在常用的加密機制RSA-2048及AES-256，目前估計約4,000~6,000個邏輯量子位元數即可以破解。 目前有3家公司明確的公布商業量產通用容錯量子電腦（universal fault-tolerant quantum computer）的時程。 Quantinum宣布於2030年前推出100個邏輯量子位元數的離子陷阱（trapped ions）量子電腦；IBM則宣布於2029年推出200個邏輯量子位元數的超導體（superconductor）量子電腦。這兩家也許對目前的加密機制還構不成太大威脅。 另一家PsiQuantum預計也是在2029年量產通用容錯量子電腦，其上的光子（photonic）量子位元數從計畫開始就是以百萬個物理量子位元為目標，估計可以使用3,000~5,000個邏輯量子位元，這已有可能危及目前的加密安全體系。 假設以上的量產時間和估算為真，PQC的商機何時開始浮現？答案是量子計算機交機的那一天得全面準備妥當。任何沒有PQC保護的網路，彷若透明，對於譬如國防、金融等敏感體系尤為如此。一個國家、地區、或個人如果沒有PQC 的保護，就會變成網路孤島，沒有人願意與之往來；在金融業，這就像是被退出SWIFT體系，所以加密方式的轉換必須在高邏輯量子位元樹的量子電腦問世之前全面完成。 PQC產品的NIST FIPS各種標準驗證需要約12~24個月的時間，產品驗證後需送客戶設計和驗證，才會有機會入駐網路各節點和終端系統。現在已是2025年下半，離2029年還有多久？所以那些公司已經有產品布置，一點也不令人訝異。 還有一個備註。美國和中國的加密標準雖然不同，但是都是基於晶格的演算法。這類演算法的安全性是因為目前沒有已知量子演算可以輕易破解此類問題，基於晶格的演算法所產生的問題並未嚴格地被證明是BQP之外的類別。也就是說，如果努力發展新量子演算法，也許基於晶格的演算法又會被破解，到時候PQC的布置又得重來一次，很傷腦筋。

測量、展示量子計算機能力的方法之一，是看其有無辦法用量子計算中的蕭爾演算法（Shor’s algorithm）來分解一個數目中內含的質因數（prime factors）。 傳統上質因數分解是個困難的問題，特別是被分解的數目是個大數。但是量子計算的蕭爾演算法對於質因數此一問題相對於傳統計算有指數性加速（exponential speedup），亦即在有足夠量子算力的條件下，質因數分解的計算時間得以指數式地縮短。 量子計算在其他問題上也擁有不等的優勢，譬如在一個無秩序的資料庫中搜尋一筆特定資料的問題，量子計算用葛羅佛演算法（Grover’s algorithm）可以取得平方加速（quadratic speedup），也就是計算時間可以開根號的縮短。 傳統的加密手段可以簡述如下。Alice要安全地傳送一段文本（text）給Bob（這是加密學的標準敍述方式），Alice首先會用一支二進位256位元的數字當成金鑰來加密，現在通用的標準方法是AES-256，然後將這段加密文本送給Bob，Bob用同一支金鑰反向操作即可解密。問題是Alice如何遞送這支金鑰給Bob才安全？這就要用RSA-2048的公鑰—私鑰架構（public key-private key infrastructure）。 RSA-2048的公鑰是一個二進位2,048位元的大數目，它是2個大質數的乘積。每個人的公鑰都是公諸於世、眾所周知的。Alice用Bob的公鑰來加密文本使用的密鑰，送給Bob。與AES不同的是，解密必須用Bob的私鑰，而這私鑰就是公鑰的2個質因數之一。 這公鑰—私鑰的架構可以用電子郵件來打比方。在此例中，Bob的公鑰是他的電子郵件住址，是公諸於世的。要送給Bob的資訊寫在信中是受到保密的，只有Bob收到信件登入、輸入自己信箱的密碼（也就是私鑰）後，才可以取出資訊。 RSA-2048的安全性依賴於用傳統計算難以分解大數的質因數此一事實，而AES-256的安全性來自於對金鑰搜尋的困難。不幸地，量子計算的出現摧毀現存的加密體制，量子計算的蕭爾演算法—只要有足夠的量子算力—可以有效解決大數質因數分解的問題；葛羅夫演算法可以有效地解決搜尋的問題。這也許是量子計算機未來問世對世界的少數負面衝擊之一。 幸好量子計算不是萬能，不是所有的數學難題都可以解決的。量子計算能解決數學問題的範疇為有界誤差量子多項式時間（Bounded-error Quantum Polynomial Time；BQP）。 由於現存通訊安全體制在量子計算出現後可能會崩潰，業界早已開始籌畫後量子時代的安全通訊機制，其中的安全機制之一是於量子通訊（quantum communication）網路上的量子金鑰分發（quantum key distribution）。量子通訊網路具體例子為中國連接北京、濟南、合肥、上海及從這些節點衍生出的網路與墨子衛星所構成的量子通訊幹線。量子通訊的安全機制依靠的是物理，即量子資訊是無法被複製（non-cloning）的，任何竊取其上資訊的企圖勢必將破壞資訊，因此竊取資訊的企圖是枉然的，加密用的金鑰於其上傳送也是安全的。 另一個機制是後量子加密（Post-Quantum Cryptography；PQC）。此方法沿用目前通訊架構，但是改善加密的措施，藉以對抗量子計算破解加密，這是目前業界關注的焦點。

PC的問世提供台灣製造服務進一步演化的機遇。 1974年微儀遙測系統公司（Micro Instrumentation and Telemetry System；MITS）發表Altair8800，之後還有初期的蘋果（Apple）電腦。但是IBM PC於1981年問世後才讓PC大量進入市場。 台灣在1984年才開始承接PC的製造服務，此時台灣卻已非昔日吳下阿蒙。首先，第一家提供PC製造服務的宏碁已有自有產品「小教授」，雖然是比較適合於特定用途如訓練與教育等領域專用機種，但是已有自己設計的能力，可以同時承接原始設備製造（Original Equipment Manufacture；OEM）以及更進階的原始設計製造（Original Design Manufacture；ODM）等2種服務。到了1988年，台灣已經成為僅次於美國的PC出口國；到了2000年初，全世界有80%的PC出於台灣。 這段經歷對台灣有2個重要意義。一個是對於台灣剛起步的半導體產業提供了初試啼聲的近端市場。晶片供應商包括威盛、矽統、揚智、鈺創、華邦、聯電、台積電等，這些晶片供應或製造商在80年代末、90年代初陸續的加入電腦零件供應商的行列。以中國的術語來說叫做國產替代，而且零件能自己供應的比例愈來愈高，可以製造的電子系統種類也愈來愈廣。 對於半導體產業，這是成長的沃土；對於電子製造服務業，這是加長供應鏈的戰略縱深。 90年代中期台灣幾家電子製造服務公司開始研發行動通訊，97年起開始2G GSM手機的OEM/ODM業務，業務模式一如之前PC的電子製造服務。 從智慧型手機世代起，電子製造服務產業將部分產能移至中國，持續擴大其製造產能。 2000年代中期，台灣開始伺服器的EMS/ODM業務。到了2018年，所有主要電子製造服務公司已經能製造完整的伺服器以及邊緣計算（edge computing）設備。 2022年末，台灣開始邁入人工智慧伺服器的製造服務領域。到2024年，台灣生產的人工智慧伺服器佔全世界93%。除了原先PC、智慧型手機已然的製造服務優勢持續奏效外，另外在半導體累積的經驗，包括尖端晶片製造以及先進封裝加持下的多重優勢價值鏈，這囊括的市佔率似乎是理所當然。 這個電子製造服務的生態系似乎還有持續擴大的機會。在先進計算方面，人工智慧的下一步目前近乎可及的題目是量子計算。包括IBM和PsiQuantum等使用不同類別量子位元的公司相繼宣布通用容錯（universal fault tolerant）、可以應用於解決實際問題的量子計算機將於2029年進入商業量產階段。 台灣對於量子計算的研發相較於國際領先群本來就啟動時間較晚，而且投入的資源相對不足。IBM不久之前才宣布未來5年內在美國要投資1,500億美元於量子計算的發展；如果包括製造在內，5年內總計3,000億美元。與此相較，台灣對於量子計算技術的投入太遲又太少。 但是如果不是想賺取「先進研發利得」（advanced research gain）的話，台灣仍然可以用電子製造服務來參與新興領域，分取紅利。 目前NVIDIA先進計算架構已經將量子計算整合入既存的人工智慧伺服器架構，規劃CUDA-Q。台灣的電子製造服業在近年來已經開始啟動量子計算的研發，雖然能量不足以挑戰世界已先行多年的發展領先群，但是藉目前已開展的人工智慧伺服器的巨大翻展動量，以後發的研發來瞭解新科技，加入下一階段的發展，這個策略還是有機會延續台灣電子製造業的優勢。

最近關於台灣半導體發展史的影片《造山者：世紀的賭注》（A chip odyssey）中提及美國無線電公司（Radio Corporation of America；RCA）授權、移轉半導體技術給台灣，啟動台灣半世紀的半導體旅程。 其實RCA對台灣的科技發展有另外更早、影響可能更深遠的貢獻。1966年RCA在台灣設立黑白電視組裝（assembly）的生產線。 黑白電視在30年代已有樣品、40年代已經商業化量產。1954年RCA也開始商業化量產彩色電視，並且70年代以後在美國、日本、西歐等發達地區彩色電視變成主流。但是黑白電視在發展中國家市場仍然是主要的消費性電子產品。RCA將黑白電視的組裝工作遷移至台灣是最佳化低毛利事業部門，一個典型的美國公司的標準操作。 黑白電視遷台組裝這件事有幾個重要意義。第一個是移轉台灣現代化生產線以及公司的管理，這個效果毋庸贅述。 第二個是技術移轉。當時黑白電視已經算不得尖端科技，因為彩色電視的普及在即。如果組裝可以成功地在地運行，將零組件的製造也一起遷移是個明智的選擇。這些技術包括陰極射線管（Cathode Rate Tube；CRT）、類比線路（analog circuit）設計、焊接（soldering）、表面粘著技術（Surface Mount Technology；SMT）等。這此技術很多是後來電子設備製造的共同基礎。 第三個是產生規模經濟。RCA於60年代後期於台灣開始組裝黑白電視，台灣本地的公司如大同、聲寶、歌林等也開始代工組裝或製造自有品牌的業務，後續還有更多的台灣公司以及歐美公司投入相同的領域。在高峰時期，台灣出口的黑白電視佔全世界市場的60~70%。之後的彩色電視業務，雖然各國將之視為較先進的消費性電子產品而有較高的自製意願，但鑑於已趨成熟的台灣組裝能力，台灣的彩色電視出口仍然佔全世界市場的30%左右。 由於有了規模，與其系統相關的生態就有開始衍生的機會，譬如日本公司投資的零組件，台灣本地生產的被動元件電阻、電容等。有一個很顯著的例子：鴻海成立於1973年，最先期的產品就是黑白電視的旋鈕（knob）以及塑膠零組件，這就是黑白電視組裝業務帶來的台灣電子產業生態系發展機遇。鴻海不是孤例，近兩年很多電子業相關公司都在慶祝50週年慶，遙想當年電子業生態系統是如何像地衣般全面鋪展開來的。 RCA黑白電視組裝廠設在1966年剛設立的高雄前鎮加工出口區（Export Process Zone；EPZ），之後有如增你智（Zenith）與摩托羅拉（Motorola）等公司的加入。加工出口區的設立當初是為解決台灣貿易逆差問題的手段之一。 1966年台灣的貿易逆差為約8,400萬美元，這個數目看起來似乎不大，但是在當年佔台灣32億美元GDP的2.6%。現在美國對全世界加徵10%的關稅，其主要目的也不過是要解決其佔GDP 3%的貿易逆差問題。 加工出口區的設立對於電子製造服務業（Electronics manufacturing Service；EMS）的開展有決定性的影響。除了在關務、稅收政策等方面形成肥沃的生態土壤，在全球運籌（logistics）方面提供必要支援，使得規模經濟得以持續擴張。這是台灣電子製造服務業發展的起點。

當IBM Condor的量子位元數已經高達1,121個、Atom Computing Phoenix的量子位元數也已達1,180個，台灣的量子計算研發2024年才剛剛跨出5個量子位元的原型（prototype）量子計算機的第一步。 量子計算的量產也許不會在立即的未來發生，但是也不會太遠，至少目前各方矚目的PsiQuantum預計在2027年年底開始量商用的機型，並且在2029年達到全尺寸容錯（fault-tolerant）系統。 量子計算的商業應用有很大的機率如同人工智慧般產生巨大經濟價值而重新分配財富，而新財富的分配通常只限於創造經濟價值的參與者。以目前在量子技術核心量子位元（qubit）及量子閘（quantum gate）還遠遠落後前沿科技的開發進度，台灣在未來的量子世代還有機會在科技新世代分到相應貢獻的經濟價值嗎？答案是有可能的，而且已經悄然發生中。 看現在的人工智慧伺服器（AI server）便可以明白台灣會以怎樣的策略切入這明日之星的新產業。 其實台灣的產業幾乎沒做過基礎科研，除了台灣基礎科研的整體體量較小外，對於公司資源的配置，也有基於公司經濟尺寸的現實考量。 要在新領域獨占鰲頭，要做長時間、領域廣泛的研發投入，後者基本上是保險策略。極致的例子是IBM以前Watson Lab的風格，機構可以供養科學家以及研究經費做與公司業務沒有直接關係的基礎科研，甚至因為這些工作而獲得諾貝爾獎！ 台灣的公司絕大部分是中小型公司。即便像台積電在台灣排市值排名第一的公司，在本世紀之前也未能進入全世界前100大之列。因此對技術硏發的策略長期偏向於做短、中期的技術發展（development），題目的選擇與短期內訂單的可見度有明顯的相關。採用這樣策略的風險較低，資金的利用效率較高。以產業內較直白的話來說，就是不見兔子不撒鷹。 不從先期的基礎科硏下手、取得先行者的有利位置，卻冀望取得產業帶來的利益分配，靠的是什麼？答案是供應鏈。 一台量子電腦會大致有下列模組：量子處理單元（QPU；Quantum Processing Unit）、控制和讀取電子設備（control and readout electronics）、同相／正交混頻器（IQ mixer；In-phase/Quadrature mixer）和FPGA 板、低溫系統（cryogenic system）和真空系統、經典處理（classical processing）及回饋系統、軟體堆疊（software stack）、校準和診斷工具（calibration and diagnostic tools）等。這些模組各負責一些功能，譬如經典處理及反回饋統統中就包含經典伺服器及糾錯控制器（error correction controller）。 以IBM最近1,121位元的Condor這款發展過程中的原型機為例，零組件的數目大約在11,000~16,000個之間，供應鏈的公司數在150~200個之間，但這數目只適用現階段的原型機。如果是商用的機型，零組件數輕易會上數十萬，因為有些零組件會隨位元元數線性成長的。 對照於NVIDIA DGX GB200 NVL72的AI伺服器，其中也有10個出頭的模組，合計有大約100,000~200,000個零組件。雖然其中主要的GPU不是台灣設計的，但是晶片製造之後全在台灣。台灣AI伺服器的出口，2024年佔全世界93%，這是台灣在此領域150~200家供應鏈力量的展示，而這力量是沿承自90年代的PC/NB供應鏈。記得90年代PC/NB產業的口號嗎？除了CPU，我們什麼都有。供應鏈不是可以一蹴而就的，因此也很難突然被取代。 未來的先進計算，如果含量子計算，很大機率是包含AI伺服器的混合伺服器（hybrid server），而且現在的量子計算機就已經包含伺服器。 所以台灣合理、合時宜的量子計算發展策略就是依著沿PC、AI伺服器的供應鏈思路，以供應鏈的方式參與新產業的興起。 台灣的幾家電子製造服務公司（EMS）都已經開始踏入這個領域。有的從0開始，建立量子位元研發團隊；有的投資量子新創，同時建立公司內的量子團隊。如果沒法在最關鍵的研發領域領先，至少先暖身一下。畢竟量子不像傳統的電子產業，觀念上需要跳躍性的前進。 這樣做有異於不見兔子不撒鷹的傳統原則嗎？並沒有。產業鏈龍頭企業NVIDIA已經提出CUDA-Q的架構，也有報導在評估投資量子計算新創公司的打算。兔子已經在視線之內了，正是撒鷹時機。

中國工信部宣布DUV訊息的同時，上海微電子也發布其2023年申請的EUV專利、2024年9月專利申請公開的消息。延伸報導專家講堂：中國曝光機發展現況：DUV上海微電子的EUV使用的也是現在商業主流的二氧化碳（CO2）雷射，波長為10.6奈米。鍚的液滴（droplet）先用釹釔鋁石榴石雷射（Nd:YAG laser）打成圓盤狀後，再被CO2雷射離子化（ionized）變成鍚電漿（plasma），然後其外層電子向低能量態躍遷（transition），釋出波長約為13.5奈米的光子。之所以要用如此複雜的工序來產生EUV光源，是因為在此波長沒有自然的物質的能階差可以產生如此短的波長。選擇13.5奈米是因為波長再短一些，就變成X光（0.01奈米～10奈米）。EUV也很可能是矽基半導體技術的最後一種光源。矽的共價鍵（covalent bond）長度為0.543奈米，而要形成一個塊材，至少也要有10幾20個原子，否則介面的效應就會嚴重影響電子於其中的行徑。13.5奈米光的解析度以及應有的工程努力如加大數值孔徑等—最多再加上多重曝光—要處理這樣的臨界尺寸儘夠用了。所以上海微電子的專利的權利請求（patent claim）主要在光源之外的系統。至於原型機或量產機型的交付，沒有官方宣布或較正規新聞。2024年12月30日哈爾濱工業大學因「放電等離子體極紫外光刻光源」工作獲得中國黑龍江省的科技創新成果轉化大賽的一等獎。這獎只是地方獎項，能引起後續新聞報導自然是因為它牽涉到EUV的光源產生。它產生光源的方式與前述的以CO2雷射來離子化圓盤鍚滴粒，藉以產生13.5奈米光源的工作方式—雷射產生電漿（Laser-Produced Plasma；LPP）不同，它是施加高電壓藉以離子化鍚滴粒產生13.5奈米光源，此種方法稱放電產生電漿（Discharge-Produced Plasma；DPP）。報導中說它產生的線寬較窄（narrow linewidth）—也就是所有光的波長較集中於13.5奈米、功耗較低。二者說法都有誤導之嫌。LPP與DPP產生的EUV光都不是相干的（coherent）。如果硬要比較的話，LPP產生的光線寬較窄，但二者均可以經濾光器（filter）將線寬控制在可接受範圍內。而DPP的原始功耗較低，恰恰好成為當初與LPP競爭成為EUV光源候選人時未能雀屏中選的主要原因。在相同的能源轉換效率（energy conversion efficiency）條件下，光源較高的功率輸出代表較強的光亮度（light luminosity），可以用較短的時間完成曝光，提高曝光機吞吐量。DPP EUV能量的提升（scale up）較為困難，因此用來當量產機台的光源挑戰也更大。最後是在2025年3月在《中國激光》期刊上中國中科院上海光學精密機械研究所由林楠領導團隊所發表的〈1um激光激發固體Sn靶等離子體EUV幅射特性實驗研究〉。林楠曾服務於ASML光源團隊，對此題目的產業商業化考慮應該十分熟悉。文章中的1微米固態雷射（solid state laser）使用的就是前述用來將鍚滴粒打成盤狀的Nd:YAG雷射。固態雷射由於其體積較緊緻（compact）、電光轉換效率（electrical-to-optical conversion rate）較高（~20%），而且目前輸出功率已達千瓦級，未來可能可以提升至萬瓦級，有望取代CO2雷射，成為驅動EUV的主要雷射。文中指實驗的能量轉換效率已達3.42%，若用已商業化的1kW固態雷射，已可來做曝光驗證、光罩檢測（mask inspection）等工作，並且在一定條件下，進一步用於先進節點的臨界尺度以及疉加精度的量測。也就是說，這是一個未來EUV機台的研究起始點。產業此時的現實考慮是從CO2雷射波長10.6微米轉換成Nd:YAG雷射波長1微米對於光源次系統是一個全新的轉換，所有的工程工作必須重新來過，而且CO2雷射用於LPP EUV商業化已久，目前的成本遠低固態雷射的。所以這個工作更傾向於對未來可能發展方向的研究準備，對於目前的先進製程的突破，短期間內是使不上力的。近期的這些報導距離真正的工程實施都有相當的距離，進步也比較片面。一個EUV曝光機包括EUV光源、光學系統、真空系統、光罩版台及夾具（reticle stage and clamping）、晶圓台（wafer stage）、熱管理（thermal management）、計量和感測器（metrology and sensors）、控制電子設備（control electronics）以及軟體及韌體（firmware），大大小小的零組件計100,000個以上，其中很多零件是專為EUV機台量身定製的。建立此一龐大、複雜、精確的供應鏈隊伍的難度，可能更甚於對單一技術課題的突破，我認為這是中國在發展自有曝光機的最大挑戰。

在中美貿易戰中，美方施力的重點在於箝制中國高科技的發展的進程，特別是半導體、人工智慧和量子計算，而前二者息息相關。 在半導體方面，美國的管制近乎遍及全產業鏈，從設計工具（EDA）、產品、製程設備乃於材料的禁運，中國自然是以國產替代以提高自給率，這也是涵蓋全產業鏈的回應。 中國在半導體設備領域的弱點包括電子束測試機（e-beam tester）、離子植入機（ion implanter）和曝光機（lithography equipment）。 電子束測試機是量測機台，基本上是用來偵測除錯，不是製造過程的一部分。離子植入機—特別是高能量（~1MeV）的，對於高壓碳化矽（SiC）MOSFET的製程至關重要。現在的電動汽車電壓已早從600V邁向800V、1200V。沒有高能量離子植入機無法製作車規高壓功率元件，對於中國電子產業的零件自製率影響巨大。 最令人關注的自然是曝光機（lithography equipment）。曝光機的能力代表先進製程的終極解析度（resolution），又與先進技術節點（technology node）直接相關。先進製程的主要應用之一是與算力高度相關的各式XPU，特別是專注於人工智慧應用的GPU；另一個應用也是在人工智慧晶片架構中的高頻寬記憶體（High Bandwidth Memory；HBM）。 從2024年9月起，中國就陸陸續續的傳出各式曝光機進展的相關消息，對於全世界的半導體產業，這自然是頭等的新聞焦點。 首先是中國工信部指導目録中的DUV曝光機，在2024年9月公布。 本質上，這就是一台乾式的DUV曝光機，光源是氟化氬（ArF）的準分子（excimer）雷射，氟化氬雷射波長為193奈米 。 此曝光機的解析度為65奈米，如果假設系統中其他性質都已達最佳化，則其物鏡（objective lens；系統中用於收集光線、用以呈像的主要透鏡）的數值孔徑（NA，愈大解析度愈好）推算起來大概是0.75。如果要進一步改善解析度，還要經過另一陣子的努力以達目前產業前沿水準0.93的數值孔徑。也就是說，在光學系統的發展目前還處於較早期階段。 至於其疊加精度（overlay accuracy；上下層圖案的對齊精度）為8奈米。要能產生65奈米臨界尺寸（Critical Dimension；CD）的製程，上下層的疉加精度要達臨界尺度的20%左右，也就是13奈米。如果要做雙重曝光（double exposure），則疊加精度必須提高到13/2奈米=6.5奈米。顯然此台曝光機目前的解析度就是65奈米，而且無法透過雙重曝光的手段進一步提升製程的解析度。 再往前的路，除了前面所述在物鏡的數值孔徑需持續提升之外，另外還需要往浸潤式（immersion）方向移動，利用水的折射率（refractive index）1.44較真空的折射率1為大的因素，提高曝光機的整機解析度，這樣才可能達到28奈米的解析度。至於像FinFET這樣的精密元件，部分製程就要動用到雙重乃至於多重曝光。浸潤式曝光機使用新機制以改變波長，自然要面臨新的問題，譬如水的純淨度的控制以給水溫均勻恆定的維持等。這個部分自然也有機構早已從事研發，譬如中國中科院長春光學精密機械與物理研究所正在開發的數值孔徑為0.8的浸潤式物鏡；承擔浸潤式曝光機的光源攻關任務的是中國中科院光電院、微電子所孵化出來的科益虹源；電源模組則是由中國中科院安徽光機所的團隊承擔開發任務。多梯次技術平行開發是可以想像的技術發展方式。 自2023年以來偶有上海微電子已開始交付其28奈米浸潤式DUV的新聞，機型為SSA/800-10W，疊加精度為1.9奈米，最近一次的傳聞為2025年1月7日交付。惟上海微電子公司產品目錄無此型號，沒有官方發布，亦無可靠媒體報導。根據其型號中的10W字樣，此機型最多為原型機，因為其光源能量不足，無法支撐量產所需之吞吐量（throughput）。這條工信部指導目録的消息沒有公司送原型機（prototype）到晶圓廠用線上製程調適機台的後續報導，所以出貨與否未可知；而且從原型機到量產機，總是要有好些時日。 至於前一代的90奈米 DUV機台已自2022年交付過幾台，初期主要的問題是系統不夠穩定、down time太長、因光源功率不足（20W）致使設備吞吐量太低。所以，這條新聞對於中國積極發展曝光機國產替代的意義要重於先進技術的實際突圍。

從20奈米以後，DRAM製程開始龜速前行。從19奈米到11奈米之間，以每次1~2奈米的速度進展，跌跌撞撞地經歷1x、1y、1z、1a、1b、1c以及未來的1d，共計7個製程。雖然現在仍使用平面（planar）DRAM製程，卻早已經大幅的利用與晶圓垂直的第三維度，使得DRAM在效能、功率上，還能有實質的提升；在晶片的密度上進展比較遲緩，看來有點雞肋，但是對於有些應用—譬如高頻寛記憶體（HBM），稍為提升密度還是有實際用處的。要達到HBM每個世代的記憶體容量標準，只有特定的製程世代有能力提高到如此高容量的記憶體晶片。但是在每位元成本方面，製程的推進因為製程變得複雜，對於降低位元成本已毫無貢獻。以三星電子（Samsung Electronics）現在的1b製程為例，就使用5層EUV，因而所費不貲。DRAM市場短期內不會平白消失，但是如果其製程推進還是繼續如此緩慢，仍然會逐漸失去其高科技產業的特性；高科技產業之所以能獲取高額的利潤，是因為其科技的快速推進可以重複運作。現在DRAM製程的緩慢推進、乃至於停滯是DRAM業者共同的夢靨。10奈米以下，目前各DRAM業者共同的技術推進方向大致是3D DRAM，只有三星會在1d製程之後試圖導入垂直通道電晶體（Vertical Channel Transistor；VCT）。垂直通道電晶體基本上是將晶圓上平面電晶體的結構豎著長，減少每記憶體單元的底部面積，從傳統的6f2縮小為4f2，其中f（feature size）為半導體製程的特徴尺寸，譬如半金屬間距（half metal pitch）。這樣的製程推進，大概稍大於10奈米級製程推進一個世代的效益，然而這只是一次性的方法—下一步可沒另一個方向可以再利用了。最主要的是垂直通道電晶體與未來的3D DRAM製程完全不沾邊，研發的努力只能使用一陣子。因此並不是所有DRAM公司都做此想。3D DRAM的引入第一個問題不是為何要引入3D製程，而是為什麼到此時才引入3D製程？畢竟所有的DRAM大廠都有3D NAND的技術。當2013~2014年3D NAND技術開始被引入時，DRAM的製程也早已在25~20奈米左右，即將進入龜速前進的10奈米級製程年代。用已經成熟的3D製程技術來推進舉步維艱的DRAM製程似乎是理所當然。問題還是出在DRAM的結構上。一個線路要能夠用3D製程來製作，有幾個先決的條件。首要的是線路要有高度的重複性，無疑的，記憶體的陣列是3D製程應用的首選。在此點上，DRAM是符合的。再來是各層記憶體之間要有可以共用的材料。以TCAT（Terabit Cell Array Transistor）3D NAND的技術為例，各層之間記憶體單元的閘極控制（gate control）材料複晶（polysilicon）以及電荷陷阱（charge trap；用來儲存NAND訊號的單元）材料氮化矽（silicon nitride）是可以在各層之間共用的，因此垂直方向的製程整合相對簡單，32層的記憶體可以用4、5層光罩來完成。但是3D DRAM的結構就沒有這麼幸運，電容部分必須完全隔開以避免記憶體單元之間的訊號交談（cross talk）；通道部分因為DRAM追求高機動性（high mobility），不能用在高寬高比深溝中的輕摻雜（light doped）複晶做半導體，各層記憶體之間可以共用的材料只有字線或位元線，端看3D DRAM是要求垂直製程的簡化或面積的極小化。另外，DRAM效能遠比NAND為高，所容許的訊號延遲（latency）很低。各層記憶體之間因緊密相鄰所產生的感應電容（induced capacitance）等效應都會降低DRAM的表現以及訊號的協同，因此3D DRAM的確比3D NAND的工程問題要複雜得多，這也解釋為何3D DRAM製程遲遲沒有上路。無論如何，DRAM產業維持高科技產業特性除3D DRAM外已幾乎沒有前路，譬如以前在文獻中經常被提及的無電容（capacitorless）DRAM，其資料保留時間（data retention time）遠不能與目前的DRAM相比。2023年7月長鑫在IEEE的International Memory Workshop發表其對3D DRAM的規劃，三星也在同年的Symposium on VLSI Technology and Circuits發表其3D DRAM的技術論文。可見關於3D DRAM的議題各公司早已準備很久，只是研發結果發表的時機及場合各有考量罷了。根據長鑫的設計，2D DRAM的電容—電晶體垂直堆疊的組合在3D DRAM中就被橫擺著成為一層中的一個記憶體單元。長鑫模擬出來的記憶體單元有多大呢？橫躺的電容約500奈米、電晶體200奈米，加上字線和位元線，一個記憶體單元橫方向的尺度接近1微米。長鑫採取的製程是字線垂直到下邊的接觸平面，這個做法會讓記憶體單元的面積稍大，但是垂直的整合製程會比較簡單。在技術發展的初期，先做出來再做好是合理的策略。至於記憶體陣列旁的周邊線路（peripheral circuits），師3D NAND的故智，會在另外的晶片上製造，然後用混合鍵合（hybrid bonding）與上層的單晶（monolithic）記憶體多層陣列封裝在一起。字線和位元元線的金屬間距都是70奈米。用以前DRAM製程定義半金屬間距來看，這個起始製程大概就是35奈米節點，與3D NAND剛開始時的30~40奈米製程相彷。這樣的3D DRAM堆疊32層後，所得的記憶體容量與1b的2D製程相彷。堆疊64層後容量就與10奈米以下第一世代製程0a相彷。這個堆疊是個可以重複的進展，DRAM的高科技產業屬性因此得以維持。目前有發布大概推出時程的是三星，大概在2026~2028年之間，與2D平面製程會並存一陣子，這與3D NAND剛出來時的策略也相同。假設3D DRAM的確是可行的技術，有2點值得評論。第一個是高頻寬記憶體是否會沿著目前的方法向前推進？目前的HBM是多個DRAM晶片以先進封裝堆疊以達到較大容量，其中先進封裝的費用佔總成本的相當部分。如果記憶體容量可以用單晶的3D製程來增加，成本有可能降低。但是這是比較長遠的事。另外一個議題有關於地緣政治。長鑫在其文章中說是業界第一次揭露3D DRAM技術，其實業界各自默默研發都很久了，但是長鑫對於3D DRAM的應用可能會特別有感。一方面目前長鑫的製程大概在1z節點，與領先公司有2、3代的差距。開始採用3D DRAM製程，可以快速拉進距離，畢竟那是一個新戰場。最重要的是3D製程中，技術的重心將從光刻搬移至蝕刻，這是長鑫在EUV資源受制約的狀況下，最可能的突破口。所以各公司3D DRAM製程的實際發展狀況和開發能力外界也許看不清楚，但是長鑫比較有可能投入較多資源是合理的預期。

DRAM在1970年問世，取代以前的磁芯（magnetic core）記憶體，成為計算機馮諾伊曼架構中的一個重要模組。在1984~1985年之間，因為個人電腦及工作站的興起，DRAM變成半導體市場中市佔最大的單一產品。 因為DRAM製程的進展直接決定記憶體容量，以及DRAM有較大的市佔，有能力累積足夠的資金以投入下世代的製程研發，DRAM自問世以後就成為摩爾定律主要技術推手（technology driver）。肇因如此，自1980年代後陸續投入半導體產業的日本，以及其後的南韓、台灣，許多公司都選擇投入DRAM此一次產業，因為這代表投入半導體產業中最先進的製程。 但是DRAM的製程領先地位在2000年初不久之後首先被NAND超越，之後邏輯製程又超越NAND，成為半導體製程技術的驅動者。 DRAM開始偏離摩爾定律並不是之前促使DRAM成為技術驅動者的因素消失了。事實上，到2024年為止，記憶體仍穩佔半導體市場的4分之1左右，而是DRAM的基本結構在20奈米以下遇到尖鋭的挑戰。 DRAM的記憶體單元（unit cell）結構為1T1C，亦即一個讀取電晶體（access transistor）和一個電容。選電容當成訊息儲存單元天經地義－電容是電路三元件電阻、電感、電容中的一員。 電容上電荷的有、無代表訊息的「1」和「0」，需要讀、寫電容上的訊息時，就開啟讀寫電晶體。基礎物理教育告訴我們電容上的電荷，即使維持電容兩邊平行電板（parallel plate）的電壓差不變，電荷也會隨著時間逐漸流失。電荷流失的速度與兩片平行電板之間的距離成反比，與平行電板的面積以及在平行電板之間物質的介電常數（dielectric constant）成正比。因為電容上的電荷會隨時間流失，所以電容上的資訊必須經常更新（refresh），目前DRAM中的資訊刷新時間為64ms。 為了要控制個別的記憶單元，每一個單元的電晶體的閘極（gate）連有字線（word line），施加電壓後可以讓電晶體處於開啟狀態，可以用來執行讀、寫或更新的操作；位元線（bit line）則連接電晶體的汲極（drain），將自電容通過已開啟電晶體的電荷送到感測放大器（sense amplifier）偵測0或1的訊號。如棋盤線交錯的字線和位元線可以準確定位一記憶體單元，讓周邊線路挑選以讀寫其中訊息。以上就是DRAM運作的大概架構。 DRAM製程持續推進的挑戰，也正源自於這1T1C的架構。製程微縮的方向，與DRAM使用的電晶體以及電容所需的物理特性是朝反方向走！ 首先遇到的是電容值的問題，2000年左右的電容值必須保持在40fF（femto Farad）左右，那時的電容已開始利用晶片上的垂直方向此一維度，電容要嘛挖成深溝（trench）狀，放在電晶體旁的下方；要嘛堆壘成圓柱狀（cylinder or pillar），置於電晶體上方，也就是利用垂直於晶片的方向面積的延伸來增加電容的面積。 但是製程的微縮會讓圓柱的底部縮小，電容的面積因而減少，電容值也會隨之降低，所以必須增加電容的高度，以增加電容的面積，藉以維持電容值在一定的數值以上。以10奈米級別製程為例，電容值必須維持在10~20fF以上。 但是減少圓柱底部面積、增加圓柱高度，就是增加圓柱的寬高比（aspect ratio），這會造成蝕刻製程的難度，圓柱底部較尖銳的形狀也會造成新的電性問題，所以寬高比就停留在1：50，難以再推進。 至於電晶體，記憶體的與邏輯線路的注重不同的特性。邏輯電晶體注重效能（performance），也注重漏電流（leakage current）及其它特性；DRAM電晶體首重漏電流，因為這對電容保存訊息的能力是致命。 電晶體存在漏電流的原因之一是柵極感應汲極洩漏（Gate Induced Drain Leakage；GIDL），指的是在柵極的位勢（potential）高於汲極的位勢時，即使電晶體處於關的狀態，電流仍然會從汲極洩漏流向襯底（substrate）。 這個問題是歷年來DRAM製程推進都要面對的問題，而且愈來愈嚴苛。 DRAM近年應對這個問題的措施包含在電晶體結構的變更，包括凹槽式通道陣列電晶體（Recess Channel Array Transistor；RCAT）、鞍鰭電晶體（saddle-fin transistor）、具有閘極工作功能控制（gate work function control）的埋柵（buried gate）電晶體等結構。 但是製程微縮也是朝不利於漏電流控制的方向移動。由於電晶體通道變短，於其上的閘極對於通道上的電流操控能力變弱，這就是短通道效應（short channel effect）。漏電流的降低也高度挑戰製程研發。

如果一個產業的2種競爭策略在不同時間都有可能成為產業的主要型態，當產業的條件有所變遷後，競爭策略的廻擺也是理所當然。2012年台積電在28奈米平台製造Xilink Vertex-7 2000T FPGA（Field-Programmable Gate Array），這是在晶圓代工廠量產先進封裝的濫殤。注意，原先已經分割的晶圓製造和封測的2個價值鏈節點，又重新被整合在同一製造體系之下。FPGA是半導體產業快速測試IC線路的重要工具。在FPGA上一個晶片擁有數量龐大的電晶體，常常是同一邏輯製程中電晶體數目最高的晶片，因此FPGA晶粒的尺寸通常比較大，晶片的良率有相當的挑戰性。利用先進封裝CoWoS來製造FPGA的理由是先製造FPGA小晶片（chiplet）以提高良率，並且利用CoWoS的特性獲得較高頻寬、較低功耗、提升總電晶體數目等優勢。 抽象一點來講，晶片製造在物性和電性接近自然極限時，創造新經濟價值的手段必須從以前單靠製程微縮延伸到封測、甚至到系統設計方面，這價值點創造的移動也誘發競爭模式的變遷。 如果晶圓製造代工將委外封測整合入其生態系或公司只是單一公司的個別行為，2016年半導體產業將原先國際半導體技術路線圖（ITRS；International Technology Roadmap for Semiconductor）變更為異質整合路線路（HIR；Heterogeneous Integration Roadmap）則是國際半導體產業的集體意志。 ITRS專注的是傳統電晶體的縮放（traditional transistor scaling），也就是晶片製程節點的進展；HIR則轉向推動異質整合、先進封裝與系統創新（system innovation）。這是個產業認知中里程碑式的變更：半導體創造價值的方向增加了！除了極少數幾家廠商還能在先進製程持續推進外，業界協力的價值創造方向已經轉向到單一晶片製造之外的領域，特別是多晶片、異質晶片的系統整合。 這個趨勢不只發生在晶體製造的前、後端。2024年初新思科技（Synopsys）合併Ansys（主要產品為工程模擬與分析），主要原因就是在目前半導體產業演化的趨勢下，自動化設計IC線路不能只考慮晶片本身的功能和效益。晶片置入先進封裝、系統組裝的諸種物理、化學、電磁等特性，在設計伊始時就必須納入考量。 目前的晶片系統散熱考量當然是顯學。除此外，像晶片製作過程中的應力（strain）、電磁波的發射以及對處於同一堆疊其它晶片的影響、矽光子中光子的傳遞、消散以及光信號與電信號的轉換、以及在封裝後整個系統預計的表現等，都是在晶片設計時應該一路考慮到底的。也就是說，雖然仍做EDA的設計輔助本業，但是考慮的視野垂直整合完整的半導體的價值鏈，這就是新思科技從矽晶到系統（Silicon to Systems）策略。 半導體產業趨勢又轉向垂直整合。只是與最先的統包式垂直整合有很大的差異。像在晶圓代工與OSAT的垂直整合—虛擬的或實際的—只專注在製造的領域，而新思科技只專注在設計自動化領域的垂直整合。 許多在EDA還未問世時即已出現的概念如為可測試而設計（DFT；Design For Testability）、為製造而設計（DFM；Design For Manufacturing）、為可靠性而設計（DFR；Design For Reliability）、為系統而設計（DFS；Design For Systems）等現在都重新浮上檯面，成為企業的口號以及產品實施的重點。 這個趨勢也與現在流行的工程詞彙「共同最佳化」（co-optimization）有極強的關連性。製程的緩步推進已經很難為半導體提供足夠的新經濟價值，譬如DRAM從1z推進到1a製程節點只能略為改善記憶體的密度，但是每個位元的成本已經降不下來；又如邏輯製程在過去可以在晶片設計時尋求效能和功率之間的均衡，做出速度夠快又不會發燙的晶片。但在製程微縮變緩放慢後，晶片上沒有足夠的參數餘裕來兼顧二者，只能一味的追求極致的速度，而將提供電力和散熱問題留在先進封測與系統上去解決。共同最佳化的直白話就是將系統中每一成分單元和每一環節的餘裕都一起釋放出來，這就提供新垂直整合的堅實基礎。 至少我們在製造和設計的半導體次生態區看到開始垂直整合的返祖現象，其他的次生態區譬如製造設備或者材料供應商怎麼重新定位自己、制定策略呢？